為了石英晶體振蕩器的設計和工程成功,設計工程師必須首先了解石英晶振.晶體作為振蕩器電路中的最高Q分量,對電路的影響最大.因此,正確指定晶體對于設計良好的振蕩器至關重要.這個迷你引物將涵蓋石英晶體中一些最容易被誤解的參數.圖1顯示了晶體諧振器的等效電路.

水晶符號

圖1:晶體符號及其單模1端口晶體諧振器等效電路

在圖1中,C1,L1和R1構成了石英晶體諧振器的運動臂.C0是分流電容,它主要由晶體的電極加上支架的邊條組成.并聯電容C0是等效電路中唯一的物理值.這個參數實際上可以用一個簡單的電容計來測量.另一方面,動臂組件(C1,L1和R1)是等效的,因此不是真實的.請注意,這種等效僅用于基本響應,可以為每個泛音和雜散增加額外的運動臂.

圖1的晶體等效電路的阻抗方程是

在哪里

等式(1.1)是復阻抗,但是我們的興趣將是它的虛部,或者它的電抗.圖2描述了這一點.

圖2:石英晶體電抗對頻率的曲線圖

圖2中有四個關鍵事實.

首先,fs是運動電容C1抵消運動電感L1的頻率.第二,fs被稱為晶振的"串聯諧振",表示為

第三,反諧振點或并聯諧振fa,是運動電感L1與C1和C0并聯組合諧振的地方.第四,fa表達為

通過改變負載電容拉動頻率

許多應用需要改變晶體的頻率.一個例子是壓控晶體振蕩器(VCXO),其中需要將工作頻率調諧到期望值或者在期望的電壓范圍內改變頻率.隨著與晶體串聯的電容負載變化,晶體頻率被拉高.頻率隨負載電容C1的變化用以下公式表示:

在哪里

fL=負載電容下的頻率

fs=串聯諧振頻率

C1=晶體的運動電容

Co=晶體分流電容

注意,等式(1.4)被寫成從串聯諧振頻率到負載諧振頻率的增量.換句話說,分數頻率從fs變為fL.

降低負載電容值將增加貼片晶振的頻率.最終,fa的頻率會達到,但在晶體振蕩器中應該避免.這導致

(1.6)的結果是到極點的分數頻率距離,即fa到fs.這就是所謂的零極點間距,它對晶體的總可拉性進行了限制.

典型牽引曲線(1.4)的圖示:

負載電容,pF

圖3:等式(1.4)的曲線圖.典型壓電晶體頻率牽引曲線與負載電容的關系,其中運動電容C1=0.01pF,分流電容C0=5pF.與該晶體串聯20pF時,頻率比串聯諧振頻率高+200PPM.

等式(1.4)相對于CL的一階導數得出

晶體制造商將晶體給定負載電容的等式(1.7)稱為"微調靈敏度".圖4是"微調靈敏度"的圖示.

晶體微調靈敏度TS,PPM/pF

負載電容,pF

圖4:等式(1.7)的曲線圖.典型晶體微調靈敏度與負載電容的關系,其中運動電容C1=0.01pF,分流電容C0=5pF.

當氯含量為10pF時,TS=22.22PPM/pF.當CL=20pF時,TS=8PPM/pF.

微調靈敏度方程(1.7)為如何選擇晶體的負載電容值提供了重要的見解.如果設計者的目標是制造一個固定頻率振蕩器,例如在微處理器應用中,那么他/她選擇一個大的負載電容值,如18±22pF.如果設計者想要拉晶,他/她選擇一個小的負載電容值,如9pF14pF.

水晶有很多反應！

所有石英晶體振蕩器都有許多共振響應(見圖5).第一個主要的反應叫做"基本".在它的右邊,是第三泛音,然后是第五泛音,依此類推.只有奇怪的弦外之音.泛音響應不是基波的諧波.根據定義,諧波是低頻的精確倍數.例如,第三泛音通常是基波的2.8到3.2倍.所以晶體沒有諧波,只有泛音.

查看圖5,注意晶體在某些頻率點表現得像電阻,在其他頻率區域表現得像電感或電容.

連接到晶體的電路拓撲決定了晶體的工作位置.換句話說,電路迫使晶體進入基波,并聯,泛音或串聯模式.參見下面的定義.

"負載電容":晶體的頻率將根據與晶體串聯的容抗而變化.因此,設計者必須指定將晶體校準到頻率所需的電容值.典型值在932pF之間;最常見的是1820pF.負載電容有效地與晶體串聯放置,而不是跨過晶體.

"平行晶體":在晶體電抗曲線的感應區域之一校準到所需頻率的晶體.由于這是一個區域,設計者必須準確確定他/她需要晶體在該區域的哪個位置工作.該區域的精確點由負載電容值控制.

"串聯晶體":在有源晶振電抗曲線的一個電阻點校準到所需頻率的晶體.電阻點可以在基波或一個泛音響應上.不需要指定負載電容,因為它是一個工作點,而不是一個區域.

"基本晶體":在最低主共振響應下設計并校準到所需頻率的晶體.基礎晶體可以校準為"串聯"或"并聯".

"泛音晶體":在基頻以外的主要響應下校準到所需頻率的晶體.泛音晶體可以校準為"串聯"或"并聯".

"等效串聯電阻":串聯諧振時晶體的電阻就是運動電阻R1.在平行共振區域,其值增加到:

因此,等效電阻是晶體在平行共振區的電阻或損耗.

請注意,重要的是要理解,每個石英晶振都能夠以基頻或任何泛音模式工作,串聯和并聯諧振.這只是將晶體制造商的校準條件與周圍電路施加到晶體端子的條件相匹配的問題.

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